Tesi Robotica Analisi, progettazione e implementazione... | Page 7

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“LP_Tesi” — 2013/10/17 — 18:27 — page 7 — #7

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4 Verilog e Bluespec SystemVerilog
4.1

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85

Caso d’uso . . . . . . . . . . . . . . . . . . . . . . . . . .

87

Bluespec . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

92

4.2.1

Costrutti principali . . . . . . . . . . . . . . . . . . . . . .

93

4.2.2

III

85

4.1.1
4.2

Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Librerie utilizzate . . . . . . . . . . . . . . . . . . . . . . .

96

L’implementazione

101

5 Prima Release

103

5.1

Package Struct . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

5.2

Modulo Top . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

5.3

Modulo Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

5.4

Modulo Raster . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

5.5

Modulo Scoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

5.6

Modulo Disparity . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

5.7

Modulo Tb e Loader . . . . . . . . . . . . . . . . . . . . . . . . . 112

5.8

Risultati . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

6 Seconda Release
6.1

115

Miglioramenti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
6.1.1
6.1.2

Aumento frequenza di lavoro dell’FPGA . . . . . . . . . . 120

6.1.3
6.2

Diminuzione dell’uso delle BRAM . . . . . . . . . . . . . 116

Diminuzione numero cicli di clock

. . . . . . . . . . . . . 124

Implementazione . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
6.2.1

Moduli invariati . . . . . . . . . . . . . . . . . . . . . . . 125

6.2.2

Modulo Top . . . . . . . . . . . . . . . . . . . . . . . . . . 126
7

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