Tesi Robotica Un coprocessore per Stereo-Matching: Profiling ... | Page 81

i

i
“MF_Tesi” — 2011/9/12 — 11:39 — page 81 — #81

i

6.4. SINTESI DELL’ALGORITMO SU FPGA

i

81

Raster.bsv modulo che accede ai singoli pixel dall’immagine e riempie una
memoria RAM in cui è contenuta una riga dell’immagine per le successive
elaborazioni
Scoring.bsv il modulo addetto al calcolo della matrice dei punteggi
Disparity.bsv il modulo che si occupa di calcolare la disparità tra due scanlines
data la matrice dei punteggi
Processor.bsv modulo che coordina e sincronizza il lavoro di Raster, Scoring
e Disparity
Top.bsv il modulo di livello più superiore che contiene l’intera architettura del
progetto, all’interno del quale possono essere istanziati diversi processor
in modo da parallelizzare l’esecuzione dell’algoritmo
Tb.bsv modulo di test bench utilizzato per le simulazioni software
A seguito della compilazione in Verilog è stata ottenuta la descrizione RTL, in
particolare ogni modulo è stato tradotto in un file Verilog. A partire da questi
files viene eseguita la sintesi.
Per la sintesi viene utilizzato Quartus II di Altera e gli FPGA della famiglia
Cyclone IV.
Di seguito viene illustrato il risultato di diverse sintesi su diversi dispositivi della
famiglia di FPGA, con diversi numeri di Processors che lavorano in parallelo e
con diverse dimensioni per le immagini contenute nel Loader, in quanto il sistema
è stato attualmente implementato per utilizzare la RAM interna dell’FPGA.
Top-level Entity Name
Family
Device
Total logic elements
Total combinational functions
Dedicated logic registers
Total registers
Total pins
Total memory bits

mkTop
Cyclone IV GX
EP4CGX75CF23C6
4,167 / 73,920 ( 6 % )
4,105 / 73,920 ( 6 % )
596 / 73,920 ( 1 % )
596
97 / 307 ( 32 % )
3,630,080 / 4,257,792 ( 85 % )

Tabella 6.1: Riassunto della sintesi. Dimensioni immagine: 320x240, 1 Processor
su Cyclone IV GX EP4CGX75CF23C6

i

i
i

i