Tesi Robotica Analisi, progettazione e implementazione... | Page 126

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“LP_Tesi” — 2013/10/17 — 18:27 — page 126 — #126

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6. SECONDA RELEASE

come per esempio il modulo Disparity che circuito sequenziale è diventato un
circuito quasi combinatorio.
Vengono quindi ora presentate le modifiche del codice effettuate in questa seconda release del progetto SASC.

6.2.2

Modulo Top

Descrizione
Il modulo Top è il modulo che effettivamente viene sintetizzato sull’FPGA, non
fa altro che istanziare un vettore di Processor (numero deciso a priori prima
della sintetizzazione) e implementare la logica per la gestione degli stessi. Ad
un sistema esterno tutto ciò è nascosto, chi si trova ad operare l’invio delle righe
dell’immagine deve solo sapere in quali momenti è consentito l’invio e in quali
ne è invece proibito, il numero di processor istanziati è nascosto, così come il
meccanismo che li gestisce. Logicamente parlando espone all’esterno le seguenti
porte:
• INPUT
– Method put: viene utilizzato per introdurre i pixel all’interno del
sistema. Un sistema esterno non deve fare altro che inviare sul canale
di trasmissione righe di pixel omologhe, un pixel alla volta, questi una
volta entrati vengono stipati all’interno di una FIFO.
• OUTPUT
– Method get: collegato ad un FIFO di out (fout) ritorna in uscita i
pixel facenti parte della mappa di disparità. I pixel vengono restituiti
in ordine da destra verso sinistra e dall’alto verso il basso, in pratica
per ottenere il risultato reale basta riflettere l’immagine ottenuta
secondo l’asse verticale;

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