Tesi Robotica Analisi, progettazione e implementazione... | Page 108

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“LP_Tesi” — 2013/10/17 — 18:27 — page 108 — #108

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5. PRIMA RELEASE

• Una struttura dati di tipo DispAddr, utilizzata nella fase del calcolo della
disparità, per tenere traccia del valore della disparità, del suo indirizzo e
del suo colore.

5.2

Modulo Top

Descrizione
Il modulo Top è il modulo che effettivamente viene sintetizzato sull’FPGA, non
fa altro che istanziare un vettore di moduli Processor (numero deciso a priori
prima della sintetizzazione) e implementare la logica per la gestione degli stessi.
Ad un sistema esterno tutto ciò è nascosto, chi si trova ad operare l’invio delle
righe dell’immagine deve solo sapere in quali momenti è consentito l’invio e in
quali ne è invece proibito, il numero di Processor istanziati è nascosto, così come
il meccanismo che li gestisce. Come porte di input possono essere osservati due
canali a 28 Bit, ovvero grandi abbastanza per far passare 2 pixel RGB alla volta,
in uscita invece sono presenti 2 segnali, quello di finish che indica che un coppia
di righe è stata completamente processata e quello di restart che invece indica
quando è possibile riavviare un modulo per cominciare a processare una nuova
immagine. Oltre ai due segnali, in uscita è presenta una porta di output get
che trasporta i pixel della mappa di disparità all’uscita.

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