Tesi Robotica Un coprocessore per Stereo-Matching: Profiling ... | Page 79

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“MF_Tesi” — 2011/9/12 — 11:39 — page 79 — #79

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Capitolo

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Sintesi digitale
6.1

Introduzione

Quartus II è un tool di sintesi e analisi di progetti realizzati con un linguaggio
HDL. Esso consente la compilazione dei progetti, cioè la programmazione fisica
di un dispositivo programmabile come un FPGA, l’analisi dei tempi, lo studio dei
progetti RTL, la simulazione delle risposte del sistema a determinate categorie
di input e la configurazione del programmatore hardware.

6.2

Register-transfer level

Il register-transfer level (RTL) è una metodologia per la descrizione delle operazioni di un sistema digitale sincrono. In questo tipo di desing, il comportamento
che segue il circuito viene definito in funzione dei flussi di segnali (trasmissione e
spostamento dati) tra i registri hardware e le operazioni svolte su questi segnali.
Queste descrizioni di alto livello vengono ottenute utilizzando dei linguaggi di
descrizione dell’hardware (HDL), come Verilog o VHDL.

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