Tesi Robotica Un coprocessore per Stereo-Matching: Profiling ... | Page 77

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“MF_Tesi” — 2011/9/12 — 11:39 — page 77 — #77

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5.7. BLUESPEC DEVELOPMENT WORKSTATION

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.bspec questo file conserva tutte le informazioni relative al progetto, come i
files da cui dipende e le opzioni settate
.bi, .bo, .ba file intermedi alla compilazione
.v file che contengono il codice Verilog generato durante la compilazione
.h, .cxx file intermedi generati durante la compilazione in SystemC
.o, .so file finali generati durante la compilazione in SystemC
Il risultato della compilazione può essere di due tipi: possono essere generati
dei file Verilog adatti alla sintesi su hardware, oppure gli output possono essere
generati in SystemC, adatti alla simulazione software.

5.7.2

Fasi di sviluppo di un progetto

1. la prima fase riguarda la scrittura del codice. Possono essere incluse
porzioni di codice in Verilog, SystemVerilog, VHDL e C.
2. Il codice viene compilato, in Verilog o Bluesim, ed in questo passo avvengono due operazioni:
(a) pre-elaborazione, in cui viene effettuato un parsing del codice e un
controllo sui tipi
(b) post-elaborazione, in cui viene generato il codice di output
3. Linkaggio in un ambiente di simulazione nel caso di Bluesim, oppure passaggio del codice Verilog ad uno strumento di sintesi nel caso in cui si sia
compilato in Verilog
BDW fornisce anche una serie di tools per l’analisi e il debug tra cui:
• Un visualizzatore di forme d’onda che include delle annotazioni fornite da
Bluespec
• Un tool di analisi dello scheduler, che fornisce diverse prospettive dello
schedule di un modulo
• Un tool per visualizzare i grafi di scheduling che mostra i moduli, i conflitti
e le dipendenze tra regole e metodi.

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