Tesi Robotica Un co-processore per Stereo-Matching: Architettura | Page 28

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“LP_Tesi” — 2011/9/9 — 21:20 — page 28 — #28

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Per la fase di debug durante lo sviluppo è consigliato l’utilizzo di bluesim data la
più alta velocità di simulazione, una volta che si pensa che il progetto raggiunga
gli obbiettivi preposti è consigliabile eseguire una simulazione in Verilog prima
della sintesi per verificare l’effettiva validità dei risultati.
A differenza della divisione delle attività precedentemente discussa nel Cap:1.2.2,
il quale discute di come una applicazione hardware possa essere sviluppata in
HDL, BSV facilita la divisione aggiungendo alle fasi precedentemente descritte
ulteriori processi che vengono eseguiti in testa a tutte le altre attività. Questi
processi inoltre rendono inutile la costruzione del testbench per l’RTL verificando la correttezza del programma a monte. Passando quindi dal diagramma di
Fig:2.0.1 a quello di Fig:2.0.1.

Figura 2.0.1: Flusso di sviluppo in BSV
Come si può vedere i due diagrammi sono molto simili, ma ci sono delle aggiunte

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