Tesi Robotica Un co-processore per Stereo-Matching: Architettura | Page 24

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“LP_Tesi” — 2011/9/9 — 21:20 — page 24 — #24

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1.2. FPGA

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Figura 1.2.4: Flusso di sviluppo
da un HDL astratto in una configurazione per dispositivi basati su celle e successivamente scaricato sull’FPGA. Nella parte destra abbiamo il processo di
validazione, nel quale viene controllato se il sistema corrisponde alle specifiche
funzionali e agli obbiettivi di performance. I passi principali nel diagramma
sono:
1. Sviluppare il sistema e derivare i file in HDL. In genere è necessario specificare un file con i vincoli per facilitare per esempio il processo di definizione
delle costanti.
2. Sviluppare il testbench in HDL ed eseguire una simulazione sull’RTL.
Di fatto l’RTL riflette ciò che nel codice HDL viene fatto al livello di
trasferimento nei registri.

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