Tesi Robotica Analisi, progettazione e implementazione... | Page 83

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“LP_Tesi” — 2013/10/17 — 18:27 — page 83 — #83

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3.2. FPGA

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mappatura “mappa” le porte generiche in netlist per la logica dell’FPGA.
Il processo di piazzatura e instradamento costruisce il layout fisico all’interno del chip dell’FPGA. Posiziona le celle nella locazione fisica e determina
l’instradamento delle connessioni dei vari segnali. Nel diagramma Xilinx, l’analisi statica del tempo (static timing analysis), che determina vari
parametri di temporizzazione, come il ritardo massimo di propagazione e
la massima frequenza di cicli di clock, viene eseguita alla fine del processo
di implementazione.
4. Generare e scaricare i file programmati. In questo processo viene generato un file di configurazione in accordo alla netlist finale. Questo viene
scaricato sull’FPGA in modo seriale per configurare le celle logiche e gli
interruttori.
La simulazione opzionale delle funzioni (functional simulation) può essere eseguita dopo la sintesi, mentre la simulazione (sempre opzionale) della temporizzazione può essere eseguita dopo l’implementazione. La simulazione funzionale
utilizza la netlist sintetizzata per rimpiazzare la descrizione RTL e controllare la
correttezza del processo di sintesi. La simulazione della temporizzazione usa la
netlist finale. Data la complessità della netlist le simulazioni possono sprecare
una gran quantità di tempo. Tuttavia a seguito di una buona fase di sviluppo e scrittura del programma, il codice HDL verrà sintetizzato e implementato
correttamente.

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