Tesi Robotica Analisi, progettazione e implementazione... | Page 100

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“LP_Tesi” — 2013/10/17 — 18:27 — page 100 — #100

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4. VERILOG E BLUESPEC SYSTEMVERILOG

del modulo mkBRAM1Server (modulo che implementa l’interfaccia) è possibile
ottenere finalmente una BRAM1Port:
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BRAM_Configure cfg = BRAM_Configure{memorySize:10, latency:1,
outFIFODepth:3, loadFormat:None, allowWriteResponseBypass:False};
BRAM1Port#(Bit#(10), Bit#(32)) ram <- mkBRAM1Server(cfg);

In questo caso si è deciso di costruire una BRAM1Port con un bus di indirizzamento largo 10 bit ed elementi grandi 32, il numero di elementi come detto
prima viene fornito tramite l’oggetto BRAM_Configure.
L’utilizzo è semplicissimo, basta inoltrare richieste di tipo BRAMRequest:
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ram.portA.request.put(BRAMRequest{ write:false, responseOnWrite:False,
address:0, datain:?});

ed aspettare un ciclo di clock per il ricevimento dei dati letti:
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ram.portA.response.get()

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